Introdución ás especificacións de PCIe 5.0

• Introdución ás especificacións de PCIe 5.0

A especificación PCIe 4.0 completouse en 2017, pero non foi compatible coas plataformas de consumo ata a serie Rydragon 3000 de 7 nm de AMD, e anteriormente só produtos como a supercomputación, o almacenamento de alta velocidade de clase empresarial e os dispositivos de rede usaban a tecnoloxía PCIe 4.0. Aínda que a tecnoloxía PCIe 4.0 aínda non se aplicou a grande escala, a organización PCI-SIG leva moito tempo desenvolvendo un PCIe 5.0 máis rápido, a taxa de sinal duplicouse dos 16 GT/s actuais aos 32 GT/s, o ancho de banda pode alcanzar os 128 GB/s e completouse a especificación da versión 0.9/1.0. Enviouse aos membros o texto da versión v0.7 do estándar PCIe 6.0 e o desenvolvemento do estándar está en marcha. A taxa de pins de PCIe 6.0 aumentou a 64 GT/s, que é 8 veces a de PCIe 3.0, e o ancho de banda nos canais x16 pode ser maior que 256 GB/s. Noutras palabras, a velocidade actual de PCIe 3.0 x8 só require unha canle PCIe 6.0 para alcanzala. No que respecta á v0.7, PCIe 6.0 conseguiu a maioría das características anunciadas orixinalmente, pero o consumo de enerxía aínda mellorou.d, e o estándar introduciu recentemente o equipo de configuración de enerxía L0p. Por suposto, despois do anuncio en 2021, PCIe 6.0 podería estar dispoñible comercialmente en 2023 ou 2024 como moi pronto. Por exemplo, PCIe 5.0 aprobouse en 2019 e só agora hai casos de aplicación.

En comparación coas especificacións estándar anteriores, as especificacións PCIe 4.0 chegaron relativamente tarde. As especificacións PCIe 3.0 introducíronse en 2010, 7 anos despois da introdución de PCIe 4.0, polo que a vida útil das especificacións PCIe 4.0 pode ser curta. En particular, algúns provedores comezaron a deseñar dispositivos de capa física PHY PCIe 5.0.

A organización PCI-SIG agarda que os dous estándares coexistan durante algún tempo, e PCIe 5.0 úsase principalmente para dispositivos de alto rendemento con requisitos de maior rendemento, como GPU para IA, dispositivos de rede, etc., o que significa que é máis probable que PCIe 5.0 apareza en entornos de centros de datos, redes e HPC. Os dispositivos con menos requisitos de ancho de banda, como os ordenadores de sobremesa, poden usar PCIe 4.0.

Para PCIe 5.0, a taxa de sinal aumentou dos 16 GT/s de PCIe 4.0 a 32 GT/s, seguindo coa codificación 128/130, e o ancho de banda x16 aumentou de 64 GB/s a 128 GB/s.

Ademais de duplicar o ancho de banda, PCIe 5.0 trae outros cambios, como o deseño eléctrico para mellorar a integridade do sinal, a compatibilidade con versións anteriores de PCIe e moito máis. Ademais, PCIe 5.0 foi deseñado con novos estándares que reducen a latencia e a atenuación do sinal a longas distancias.

A organización PCI-SIG agarda completar a versión 1.0 da especificación no primeiro trimestre deste ano, pero poden desenvolver estándares, pero non poden controlar cando se introduce o dispositivo terminal no mercado, e espérase que os primeiros dispositivos PCIe 5.0 se estreen este ano e que aparezan máis produtos en 2020. Non obstante, a necesidade de velocidades máis altas levou ao organismo de estándares a definir a próxima xeración de PCI Express. O obxectivo de PCIe 5.0 é aumentar a velocidade do estándar no menor tempo posible. Polo tanto, PCIe 5.0 está deseñado simplemente para aumentar a velocidade ao estándar PCIe 4.0 sen ningunha outra característica nova significativa.

Por exemplo, PCIe 5.0 non admite sinais PAM 4 e só inclúe as novas funcionalidades necesarias para que o estándar PCIe admita 32 GT/s no menor tempo posible.

Desafíos de hardware

O principal desafío á hora de preparar un produto compatible con PCI Express 5.0 estará relacionado coa lonxitude do canal. Canto máis rápida sexa a velocidade do sinal, maior será a frecuencia portadora do sinal transmitido a través da placa de circuíto impreso. Dous tipos de danos físicos limitan a medida en que os enxeñeiros poden propagar sinais PCIe:

· 1. Atenuación da canle

· 2. Reflexións que se producen no canal debido a descontinuidades de impedancia en pines, conectores, orificios pasantes e outras estruturas.

A especificación PCIe 5.0 usa canles cunha atenuación de -36 dB a 16 GHz. A frecuencia de 16 GHz representa a frecuencia de Nyquist para sinais dixitais de 32 GT/s. Por exemplo, cando se inicia o sinal PCIe5.0, pode ter unha tensión pico a pico típica de 800 mV. Non obstante, despois de pasar polo canal recomendado de -36 dB, pérdese calquera semellanza cun ollo aberto. Só aplicando a ecualización baseada no transmisor (desacentuación) e a ecualización do receptor (unha combinación de CTLE e DFE) o sinal PCIe5.0 pode pasar polo canal do sistema e ser interpretado con precisión polo receptor. A altura mínima esperada do ollo dun sinal PCIe 5.0 é de 10 mV (despois da ecualización). Mesmo cun transmisor de baixa fluctuación case perfecto, unha atenuación significativa do canal reduce a amplitude do sinal ata o punto de que calquera outro tipo de dano no sinal causado por reflexión e diafonía pode pecharse para restaurar o ollo.