Introdución ás especificacións PCIe 5.0

• Introdución ás especificacións PCIe 5.0

A especificación PCIe 4.0 completouse en 2017, pero non foi compatible coas plataformas de consumo ata a serie Rydragon 3000 de 7 nm de AMD, e anteriormente só produtos como supercomputación, almacenamento de alta velocidade de clase empresarial e dispositivos de rede usaban tecnoloxía PCIe 4.0.Aínda que a tecnoloxía PCIe 4.0 aínda non se aplicou a gran escala, a organización PCI-SIG leva tempo desenvolvendo un PCIe 5.0 máis rápido, a taxa de sinal duplicouse dende os 16 GT/s ata os 32 GT/s, o ancho de banda pode alcanzar os 128 GB/s. s, e completouse a especificación da versión 0.9/1.0.A versión v0.7 do texto estándar PCIe 6.0 foi enviada aos membros e o desenvolvemento do estándar está encamiñado.A taxa de pin de PCIe 6.0 aumentou a 64 GT/s, que é 8 veces a de PCIe 3.0, e o ancho de banda en canles x16 pode ser superior a 256 GB/s.Noutras palabras, a velocidade actual de PCIe 3.0 x8 require só unha canle PCIe 6.0 para acadar.No que se refire á versión 0.7, PCIe 6.0 conseguiu a maioría das funcións anunciadas orixinalmente, pero o consumo de enerxía aínda mellora aínda máis.d, e o estándar presentou recentemente o equipo de configuración de potencia L0p.Por suposto, despois do anuncio en 2021, o PCIe 6.0 pode estar dispoñible comercialmente en 2023 ou 2024 como moi pronto.Por exemplo, PCIe 5.0 foi aprobado en 2019 e só agora hai casos de aplicación

En comparación coas especificacións estándar anteriores, as especificacións PCIe 4.0 chegaron relativamente tarde.As especificacións PCIe 3.0 introducíronse en 2010, 7 anos despois da introdución de PCIe 4.0, polo que a vida útil das especificacións PCIe 4.0 pode ser curta.En particular, algúns provedores comezaron a deseñar dispositivos de capa física PCIe 5.0 PHY.

A organización PCI-SIG espera que os dous estándares coexistan durante algún tempo, e PCIe 5.0 úsase principalmente para dispositivos de alto rendemento con requisitos de maior rendemento, como Gpus para AI, dispositivos de rede, etc., o que significa que PCIe 5.0 é é máis probable que apareza en ambientes de centro de datos, rede e HPC.Os dispositivos con menos requisitos de ancho de banda, como os escritorios, poden usar PCIe 4.0.

Para PCIe 5.0, a taxa de sinal aumentou de 16GT/s a 32GT/s de PCIe 4.0, aínda usando codificación 128/130, e o ancho de banda x16 aumentou de 64GB/s a 128GB/s.

Ademais de duplicar o ancho de banda, PCIe 5.0 trae outros cambios, cambiando o deseño eléctrico para mellorar a integridade do sinal, a compatibilidade con PCIe e moito máis.Ademais, o PCIe 5.0 deseñouse con novos estándares que reducen a latencia e a atenuación do sinal a longas distancias.

A organización PCI-SIG espera completar a versión 1.0 da especificación no primeiro trimestre deste ano, pero poden desenvolver estándares, pero non poden controlar cando se introduce o dispositivo terminal no mercado e espérase que o primeiro PCIe 5.0 os dispositivos debutarán este ano e aparecerán máis produtos en 2020. Non obstante, a necesidade de velocidades máis altas levou ao corpo estándar a definir a próxima xeración de PCI Express.O obxectivo de PCIe 5.0 é aumentar a velocidade do estándar no menor tempo posible.Polo tanto, PCIe 5.0 está deseñado para simplemente aumentar a velocidade ao estándar PCIe 4.0 sen ningunha outra función nova significativa.

Por exemplo, PCIe 5.0 non admite sinais PAM 4 e só inclúe as novas funcións necesarias para permitir que o estándar PCIe admita 32 GT/s no menor tempo posible.

Retos de hardware

O principal desafío para preparar un produto compatible con PCI Express 5.0 estará relacionado coa lonxitude da canle.Canto máis rápida sexa a taxa de sinal, maior será a frecuencia portadora do sinal transmitido a través da placa de PC.Dous tipos de danos físicos limitan a medida en que os enxeñeiros poden propagar sinais PCIe:

· 1. Atenuación da canle

· 2. Reflexións que se producen na canle por descontinuidades de impedancia en pinos, conectores, orificios pasantes e outras estruturas.

A especificación PCIe 5.0 usa canles con atenuación de -36 dB a 16 GHz.A frecuencia de 16 GHz representa a frecuencia de Nyquist para sinais dixitais de 32 GT/s.Por exemplo, cando se inicia o sinal PCIe5.0, pode ter unha tensión de pico a pico típica de 800 mV.Non obstante, despois de pasar pola canle recomendada de -36 dB, pérdese calquera semellanza cun ollo aberto.Só aplicando a ecualización baseada no transmisor (desacentuación) e a ecualización do receptor (unha combinación de CTLE e DFE) o sinal PCIe5.0 pode pasar pola canle do sistema e ser interpretado con precisión polo receptor.A altura mínima esperada dos ollos dun sinal PCIe 5.0 é de 10 mV (pos ecualización).Mesmo cun transmisor de baixa fluctuación case perfecto, a atenuación significativa da canle reduce a amplitude do sinal ata o punto en que calquera outro tipo de dano no sinal causado pola reflexión e a diafonía pode pecharse para restaurar o ollo.